문서 ID: 000076149 콘텐츠 형태: 오류 메시지 마지막 검토일: 2013-07-16

중요 경고(176575): PLL <pll name="">의 입력 클럭이 I/O 표준 LVDS를 사용하고 주파수가 800MHz이므로 상단/하단 또는 왼쪽/오른쪽 PLL을 구현할 수 없습니다. 그러나 이 장치는 최대 762MHz의 주파수만 지원합니다.</pll>

환경

  • 인텔® Quartus® II 구독 에디션
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    설명

    밀도가 820, 530, 360 및 290인 Stratix® IV 장치의 클럭 핀에 800MHz 이상의 토글 속도와 LVDS I/O 할당을 할당하려고 하면 이 오류가 발생합니다.

    Stratix IV 장치의 DC 및 스위칭 특성(PDF)의 표 1-42에 따르면 -2/-2X 속도 등급 장치의 경우 fHSCLK_in(입력 클록 주파수) True Differential I/O 표준에 대해 800MHz가 지원됩니다. 위에 나열된 고밀도 장치에는 적용되지 않습니다.

    해결 방법 표 1-42는 고밀도 기기에서 지원되는 최대 주파수가 762MHz임을 상태로 고정할 예정이다.

    관련 제품

    이 문서는 다음 항목에 적용됩니다. 3 제품

    Stratix® IV GT FPGA
    Stratix® IV GX FPGA
    Stratix® IV E FPGA

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