문서 ID: 000076167 콘텐츠 형태: 오류 메시지 마지막 검토일: 2013-08-27

오류: SERDES 수신기 노드 'ext_altlvds_rx:inst1|altlvds_rx:ALTLVDS_RX_component|ext_altlvds_rx_lvds_rx:auto_generated|rx_0'이 'DPACLKIN' 포트에 제대로 연결되지 않았습니다.

환경

BUILT IN - ARTICLE INTRO SECOND COMPONENT
설명

ALTLVDS_RX 메가 기능에서 DPA를 활성화하고 인텔® Stratix® V 장치에서 외부 PLL 모드를 사용할 경우 인텔® Quartus® II 소프트웨어 버전 11.0에서 이 오류가 표시됩니다.

이 문제를 방지하려면 다음 단계를 수행하십시오.

최상위 ALTVDS_RX 디자인 파일의 엔터티 및 구성 요소 선언에서 다음 코드 줄을 변경합니다.

rx_dpaclock : IN STD_LOGIC_VECTOR (0 DOWNTO 0)

받는 사람

rx_dpaclock : STD_LOGIC년;

해결 방법

이 문제는 인텔® Quartus® II 소프트웨어 버전 11.0SP2에서 이미 해결되었습니다.

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Stratix® V E FPGA
Stratix® V GX FPGA
Stratix® V GT FPGA
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