문서 ID: 000076240 콘텐츠 형태: 문제 해결 마지막 검토일: 2019-09-24

PTP, RSFEC 및 VHDL 옵션을 선택한 25G 이더넷 인텔® Stratix® 10 FPGA IP 변형의 예제 설계 테스트벤치에서 VCS* 시뮬레이션이 실패하는 이유는 무엇입니까?

환경

  • 인텔® Quartus® Prime Pro Edition
  • 25G 이더넷 인텔® FPGA IP
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    중요 문제

    설명

    인텔® Quartus® Prime Pro Edition 소프트웨어 버전 19.3 이하의 문제로 인해 PTP, RSFEC 및 VHDL 옵션을 선택한 25G 이더넷 인텔® Stratix® 10 FPGA IP 변형에 대한 예제 설계의 테스트벤치에 대한 VCS* 시뮬레이션이 VCS에서 "모듈 간 참조 해상도 오류"와 함께 실패합니다.

    해결 방법

    이 문제를 해결하려면 다음과 같이 하십시오.

    1.) 예제 디자인의 "example_testbench/" 디렉토리이동합니다.

    2.) "basic_avl_tb_top.sv" 파일을 엽니다.

    3.) 주석 처리 줄 40 :

    defparam singleport1588_s10gxt_inst.s10_top.alt_e25s10_0.SIM_SHORT_AM = 1'b1;

    4.) 시뮬레이션 다시 컴파일

    관련 제품

    이 문서는 다음 항목에 적용됩니다. 1 제품

    인텔® Stratix® 10 FPGA 및 SoC FPGA

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