문서 ID: 000076268 콘텐츠 형태: 오류 메시지 마지막 검토일: 2016-11-30

오류: IR FIFO USERDES 블록 노드 'lvds_rx:inst|altlvds_rx:ALTLVDS_RX_component|lvds_rx_lvds_rx:auto_generated|sd2'가 'WRITECLK' 포트에 제대로 연결되지 않았습니다.

환경

  • 인텔® Quartus® II 구독 에디션
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    설명

    외부 PLL 모드에서 PLL과 ALTLVDS_RX 메가 기능을 연결하고 PLL 클럭 전환이 활성화된 경우 이 합성 오류가 발생합니다. 이 오류는 Quartus® II 소프트웨어가 합성 중에 PLL과 ALTLVDS_RX 메가 함수 사이에 cyclonev_pll_lvds_output 원자를 삽입하지 않기 때문에 발생합니다.

    해결 방법

    해결 방법은 PLL과 LVDS_RX 사이에 다음 원자를 삽입하는 것입니다.

    cyclonev_pll_lvds_output #(
    .pll_loaden_enable_disable("참"),
    .pll_lvdsclk_enable_disable("true")
    ) stratixv_pll_lvds_output_inst (
    .ccout({loaden_from_pll, fclk_from_pll}),
    .loaden(loaden_to_lvds),
    .lvdsclk(fclk_to_lvds)
    );

    대상이 Stratix® V 디바이스인 경우 이름을 stratixv_pll_lvds_output로 변경할 수 있습니다.

    관련 제품

    이 문서는 다음 항목에 적용됩니다. 10 제품

    Cyclone® V SE SoC FPGA
    Cyclone® V SX SoC FPGA
    Stratix® V GX FPGA
    Stratix® V E FPGA
    Stratix® V GT FPGA
    Cyclone® V GT FPGA
    Cyclone® V GX FPGA
    Stratix® V GS FPGA
    Cyclone® V ST SoC FPGA
    Cyclone® V E FPGA

    추가적 도움이 필요하십니까?

    지원팀 연락처

    보증 제외

    1

    본 사이트의 모든 게시물 및 콘텐츠 사용은 Intel.com 이용 약관이 적용됩니다.

    이 페이지의 콘텐츠는 원본 영어 콘텐츠에 대한 사람 번역 및 컴퓨터 번역의 조합으로 완성되었습니다. 이 콘텐츠는 편의와 일반적인 정보 제공을 위해서만 제공되었으며, 완전하거나 정확한 것으로 간주되어선 안 됩니다. 이 페이지의 영어 버전과 번역 간 모순이 있는 경우, 영어 버전이 우선적으로 적용됩니다. 이 페이지의 영어 버전을 확인하십시오.