문서 ID: 000076309 콘텐츠 형태: 문제 해결 마지막 검토일: 2020-01-21

10/100/1000 이더넷 MAC을 1000BASE-X/SGMII PCS 및 LVDS I/O와 함께 사용하거나 1000BASE-X/SGMII PCS를 사용하고 Intel Agilex® 7 FPGA 3배속 이더넷 인텔® FPGA IP에서 LVDS I/O를 선택하면 경고가 표시되는 이유는 무엇입니까?

환경

  • 인텔® Quartus® Prime Pro Edition
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    설명

    인텔® Quartus® Prime Pro Software Edition 버전 19.4의 문제로 인해 1000BASE-X/SGMII PCS 및 LVDS I/O가 탑재된 10/100/1000 이더넷 MAC 또는 Intel Agilex® 7 FPGA 3배속 이더넷 인텔® FPGA IP 코어에서 1000BASE-X/SGMII PCS 및 LVDS I/O 옵션을 선택하면 경고가 표시됩니다.

    경고: test.eth_tse_0.i_lvdsio_terminator_0.pll_areset_iopll: 연결된 재설정 싱크가 선언되지 않았습니다.

    경고: test.eth_tse_0.iopll: PLL을 구현할 수 있음 - 실제 VCO 주파수가 요청된 설정과 다릅니다.

    경고: test.eth_tse_0.ref_clk_module.out_clk/iopll.refclk: iopll.refclk에는 125000000Hz가 필요하지만 소스의 주파수는 0Hz입니다.

    해결 방법

    Intel Agilex® 7 FPGA 3배속 이더넷 인텔® FPGA IP 코어를 사용할 때는 기능에 영향을 미치지 않으므로 이러한 경고는 무시해도 됩니다.

    관련 제품

    이 문서는 다음 항목에 적용됩니다. 1 제품

    인텔® Agilex™ FPGAs 및 SoC FPGAs

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    1

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