문서 ID: 000076354 콘텐츠 형태: 문제 해결 마지막 검토일: 2017-08-09

Viterbi IP는 펑크율이 높은 1/3 마더 코드를 지원합니까?

환경

    인텔® Quartus® Prime Pro Edition
    Viterbi 인텔® FPGA IP
BUILT IN - ARTICLE INTRO SECOND COMPONENT
설명

예, Viterbi IP는 높은 천공률(예: 70/72 코드 속도)의 1/3 마더 코드를 지원합니다. 그러나 높은 오류율, 단문 메시지 프레임, 테일비트 종료로 인해 역추적(TB)이 충분히 길지 않으면 IP가 격자 시작/종료 지점을 올바르게 예측하지 못할 수 있으며 IP는 결국 프레임을 잘못 디코딩합니다.

해결 방법

역추적(TB)이 105비트라고 가정하면 메시지 프레임 길이는 테일비트 종료를 사용하여 인코딩된 70비트이며 코드 속도는 70/72입니다. 이 경우 Viterbi 디코더는 오류 수정에 매우 열악합니다. 따라서 각 입력 프레임은 연속적으로 세 번(두 개의 역추적 길이 TB0 TB1) 공급되고 그 뒤에 0의 수(TB2)가 와야 합니다. IP가 격자 시작/종료 지점을 올바르게 예측할 수 없지만 세 번째 출력 프레임에서는 오류가 없기 때문에 첫 번째 및 두 번째 출력 프레임에는 여전히 오류가 포함될 수 있습니다. 따라서 이 경우 첫 번째 및 두 번째 출력 프레임을 무시합니다.

관련 제품

이 문서는 다음 항목에 적용됩니다. 9 제품

Arria® II GZ FPGA
Arria® V FPGA 및 SoC FPGA
인텔® Arria® 10 FPGA 및 SoC FPGA
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