문서 ID: 000076360 콘텐츠 형태: 문제 해결 마지막 검토일: 2017-09-14

Avalon-ST TX 인터페이스에서 PCI Express 하드 IP를 발급할 수 있는 최대 페이로드 크기는 얼마입니까?

환경

    인텔® Quartus® II 구독 에디션
    PCI Express*
    PCI Express*용 인텔® Arria® 10 Cyclone® 10 하드 IP
    PCI Express* 인텔® FPGA IP용 Arria® V GZ 하드 IP
    PCI Express* 인텔® FPGA IP용 Arria® V 하드 IP
    PCI Express*용 Avalon-ST 인텔® Stratix® 10 하드 IP
    PCI Express* 인텔® FPGA IP용 Cyclone® V 하드 IP
    PCI Express*용 IP_Compiler
    PCI Express*용 Stratix® V 하드 IP 인텔® FPGA IP
    SR-IOV 인텔® FPGA IP 포함 PCI Express*용 Stratix® V 하드 IP
BUILT IN - ARTICLE INTRO SECOND COMPONENT
설명

Avalon-ST 모드에서는 PCI* Express IP 코어에 제공되는 TX TLP가 협상된 최대 페이로드 크기보다 크지 않도록 하기 위해 사용자 로직이 필요합니다.

해결 방법

PCI* Express IP 코어에 제시된 TX TLP가 협상된 최대 페이로드 크기보다 크지 않은지 확인하십시오.

관련 제품

이 문서는 다음 항목에 적용됩니다. 17 제품

Stratix® V GX FPGA
Stratix® IV GX FPGA
Stratix® V GS FPGA
Stratix® V GT FPGA
Arria® GX FPGA
인텔® Stratix® 10 FPGA 및 SoC FPGA
Arria® II FPGA
Arria® V FPGA 및 SoC FPGA
인텔® Cyclone® 10 GX FPGA
Cyclone® IV GX FPGA
인텔® Arria® 10 FPGA 및 SoC FPGA
Cyclone® V GT FPGA
Cyclone® V GX FPGA
Cyclone® V ST SoC FPGA
Cyclone® V SX SoC FPGA
Stratix® II GX FPGA
Stratix® IV GT FPGA

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