문서 ID: 000076390 콘텐츠 형태: 문제 해결 마지막 검토일: 2020-08-27

인텔® Arria® 10 PHYLite IP 코어 interface_locked 신호가 어설션되지 않는 이유는 무엇입니까?

환경

  • 인텔® Quartus® Prime Pro Edition
  • 인텔® Quartus® Prime Standard Edition
  • 병렬 인터페이스용 PHY Lite 인텔® Arria® 10 FPGA IP
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    중요 문제

    설명

    인텔® Arria® 10 PHYLite IP의 알려진 제한으로 인해 I/O 레인의 모든 홀수 인덱스 핀이 데이터 핀으로 사용되지 않을 때 interface_locked 신호가 어설션되지 않습니다. 그러나 인텔® Arria® 10 PHYLite IP는 데이터 전송에 완벽하게 작동합니다.

    해결 방법

    이 문제를 해결하려면 I/O 레인에서 하나 이상의 홀수 번호 인덱스 핀을 사용합니다(예: pin_index 1, 3, 5 ... 11) 인텔® Arria® 10 PHYLite 디자인의 데이터 핀용.

    관련 제품

    이 문서는 다음 항목에 적용됩니다. 1 제품

    인텔® Arria® 10 FPGA 및 SoC FPGA

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    1

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