문서 ID: 000076418 콘텐츠 형태: 문제 해결 마지막 검토일: 2020-12-08

Intel Agilex® 7 FPGA-시리즈 트랜시버 SoC 개발 키트에서 여러 IP 설계 예제가 실패하는 이유는 무엇입니까?

환경

  • 인텔® Quartus® Prime Pro Edition
  • SerialLite
  • 이더넷
  • 인텔® CPRI
  • Interlaken (2세대) 인텔® FPGA IP
  • JESD204B 인텔® FPGA IP
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    중요 문제

    설명

    다음 인텔® FPGA IP 코어는 잘못된 VID 설정을 사용하여 Intel Agilex® 7 FPGA 시리즈 트랜시버 SoC 개발 키트에 대한 예제 디자인을 생성합니다.

    1) 시리얼 라이트 IV 인텔® FPGA IP

    2) 인터라켄(2세대) 인텔® FPGA IP

    3) 트리플 스피드 이더넷 인텔® FPGA IP

    4) E-Tile 동적 재구성 인텔® FPGA IP

    5) 이더넷 및 CPRI PHY 인텔® FPGA IP용 E-Tile 하드 IP

    6) JESD204B 인텔® FPGA IP

    7) JESD204C 인텔® FPGA IP

    8) 이더넷 하위 시스템 인텔® FPGA IP

    해결 방법

    올바른 VID 설정은 Intel Agilex® F-시리즈 트랜시버-SoC 개발 키트 사용 설명서의 인텔® Quartus® Prime QSF 파일에 있는 섹션 6.1 SmartVID 설정 추가에서 찾을 수 있습니다.

    아래와 같이 올바른 VID 설정으로 설계 예제를 업데이트합니다.

    set_global_assignment -name PWRMGT_BUS_SPEED_MODE "100 KHZ"
    set_global_assignment -name PWRMGT_SLAVE_DEVICE0_ADDRESS 42
    set_global_assignment -name PWRMGT_SLAVE_DEVICE1_ADDRESS 00
    set_global_assignment -name PWRMGT_SLAVE_DEVICE2_ADDRESS 00
    set_global_assignment -name PWRMGT_SLAVE_DEVICE3_ADDRESS 00
    set_global_assignment -name PWRMGT_SLAVE_DEVICE4_ADDRESS 00
    set_global_assignment -name PWRMGT_SLAVE_DEVICE5_ADDRESS 00
    set_global_assignment -name PWRMGT_SLAVE_DEVICE6_ADDRESS 00
    set_global_assignment -name PWRMGT_SLAVE_DEVICE7_ADDRESS 00

    set_global_assignment -name USE_PWRMGT_SCL SDM_IO0
    set_global_assignment -name USE_PWRMGT_SDA SDM_IO12
    set_global_assignment -name USE_CONF_DONE SDM_IO16
    set_global_assignment -name VID_OPERATION_MODE "PMBUS MASTER"

    set_global_assignment -name PWRMGT_VOLTAGE_OUTPUT_FORMAT "LINEAR FORMAT"
    set_global_assignment -name PWRMGT_LINEAR_FORMAT_N "-13"
    set_global_assignment -name PWRMGT_TRANSLATED_VOLTAGE_VALUE_UNIT 볼트

    이 문제는 인텔® Quartus® Prime Pro Edition 소프트웨어의 향후 릴리스에서 수정될 예정입니다.

    관련 제품

    이 문서는 다음 항목에 적용됩니다. 1 제품

    인텔® Agilex™ F-시리즈 FPGAs 및 SoC FPGAs

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