설명
인텔® Stratix® 10 부분 재구성 컨트롤러 인텔® FPGA IP가 손상된 부분 비트스트림을 감지하면 status[2..0] = 3'b100 = PR_ERROR가 트리거됩니다. avst_sink_ready 신호는 어설션되지 않으며 부분 재구성 컨트롤러 인텔® FPGA IP는 재설정 포트를 사용하여 IP가 재설정 될 때까지 더 이상의 부분 재구성 비트스트림을 허용하지 않습니다.
부분 재구성 컨트롤러 인텔® FPGA IP 재설정하기 전에 나머지 부분 비트스트림이 Avalon® 스트리밍 파이프라인에서 플러시되었는지 확인한 다음 부분 재구성 컨트롤러 인텔® FPGA IP로 재설정을 어설션해야 합니다.
해결 방법
이 문제를 해결하려면 RTL을 구현하여 상태[2..0] 포트를 모니터링하고 PR_ERROR 표시될 때 인텔® Stratix® 10 부분 재구성 컨트롤러 인텔® FPGA IP 마스터에 더미 avst_sink_ready 신호를 생성하고 avst_sink_valid 토글이 완료되었는지 확인합니다. 이렇게 하면 나머지 부분 재구성 비트스트림이 Avalon® 스트리밍 파이프라인에서 플러시된 다음 재설정을 인텔® Stratix® 10 부분 재구성 컨트롤러 인텔® FPGA IP에 적용합니다.
완료되면 새로운 양호한 부분 재구성 비트스트림을 부분 재구성 컨트롤러 인텔® FPGA IP 전송하기 시작할 수 있습니다.