Quartus® Prime Pro Edition 소프트웨어에서 SystemVerilog 설계를 합성할 때 아래와 유사한 치명적인 오류 메시지가 표시될 수 있습니다.
치명적 오류: 세그먼트 위반 시간(nil)
기준 치수: quartus_syn
스택 추적:
0x44d235: VeriPortConnect::CreatePortRefs(Instance*, unsigned int, unsigned int, unsigned int*, VeriIdDef*) 0x537 (synth_vrfx2)
0x471d16: VeriInstId::InstantiateModule(VeriIdDef*, Netlist*, Map const*, unsigned int, unsigned int, char const*, Map*) 0x89c (synth_vrfx2)
0x4b7933: VeriModuleInstantiation::ElaborateModuleItemInternal(Map*, Map*) 0x2fa7(synth_vrfx2)
0x4c1eb8: VeriModule::Elaborate(Map*, Array*, unsigned int) 0xfcc(synth_vrfx2)
0x5594f2: veri_file::Elaborate(char const*, char const*, Map const*) 0x218 (synth_vrfx2)
0x3b9fd6: new_verific::VRFX2_EXTRACTOR::extract_hierarchy(char const*, BASEX_ELABORATE_INFO*, bool, bool) 0x3ac (synth_vrfx2)
한 가지 가능한 해결 방법은 SystemVerilog 디자인 파일에서 명시적 포트 연결을 사용하는 것입니다. 예를 들어 (.invalidport)를 (.invalidport(invalidport))로 바꿉니다.
이 문제는 Quartus Prime 소프트웨어의 향후 릴리스에서 해결될 예정입니다.