문서 ID: 000076558 콘텐츠 형태: 문제 해결 마지막 검토일: 2015-06-15

Quartus II 소프트웨어는 더 이상 MAX 10개 장치 설계가 DPCLK 핀과 클록 네트워크 간에 존재하지 않는 연결을 사용하도록 허용하지 않습니다.

환경

  • 인텔® Quartus® II 구독 에디션
  • 클럭
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    중요 문제

    설명

    Quartus II 소프트웨어 릴리스 버전 14.1 및 15.0은 MAX 잘못 허용할 수 있습니다. DPCLK 핀과 클록 사이에 존재하지 않는 연결을 사용하는 10개의 장치 설계 네트워크; 특히, 이 소프트웨어는 DPCLK0에서 GCLK로의 연결을 허용할 수 있습니다[4] DPCLK2에서 GCLK로[9]. 이러한 존재하지 않는 경로 중 하나를 사용하는 경우 디자인, 소프트웨어는 문제를 나타내지 않지만 작동하지 않습니다. FPGA 디자인. MAX 10 클럭 및 PLL 사용자 참조 허용되는 DPCLK에서 GCLK로의 연결 가이드: https://documentation.altera.com/#/00003866-AA.

    해결 방법

    해결 방법은 없습니다. 이 문제는 향후 소프트웨어에서 수정될 예정입니다 릴리스.

    관련 제품

    이 문서는 다음 항목에 적용됩니다. 1 제품

    인텔® MAX® 10 FPGA

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