설명
10개의 장치를 대상으로 하는 심플렉스 송신기 모드 JESD204B 설계 예제인텔® Arria® 경우 인텔® Quartus® Prime Pro Edition 소프트웨어 버전 17.0 이상에서 mgmt_clk 와 frame_clk 간의 타이밍 위반이 관찰될 수 있습니다. 이 두 클럭 도메인은 실제로 서로 비동기식이므로 두 도메인 간의 경로를 자르는 것이 안전합니다.
해결 방법
이 문제를 해결하려면 altera_jesd204_ed_<data_path>.sdc 파일을 편집하고 frame_clk (u_altera_jesd204_ed_qsys_<data_path>|core_pll| core_pll|frame_clk) 다음과 같이 set_clock_groups 제약 조건에 추가하십시오.
set_clock_groups -asynchronous -group {device_clk \
u_altera_jesd204_ed_qsys_<data_path>|core_pll|core_pll|frame_clk \
u_altera_jesd204_ed_qsys_<data_path>|core_pll|core_pll|link_clk \
...} \
-그룹 {mgmt_clk ...} \
-group {altera_reserved_tck}
이 문제는 인텔® Quartus® Prime Pro Edition 소프트웨어 버전 17.1부터 해결됩니다.