중요 문제
Cyclone® 10 DDR3 IP의 문제로 인해 생성된 예제 설계는 emif_usr_clk 주파수를 부정확하게 시뮬레이션합니다.
예를 들어, 예제 설계가 메모리 클럭 주파수 = 533.33MHz, 사용자 로직의 클럭 속도 = 쿼터 및 PLL_refclk = 133.33MHz로 설정된 경우 예상 emif_usr_clk 133.33MHz로 시뮬레이션되어야 합니다.
그러나 시뮬레이션 파형 뷰어에서 7.52ns = 133MHz에서 emif_usr_clk 관찰할 수 있습니다.
해결 방법은 시뮬레이션 설계 파일을 수동으로 편집하는 것입니다(예: 디렉토리 경로는 /emif_c10_0_example_design/sim/ip/ed_sim/ed_sim_emif_c10_0/altera_emif_c10_180/sim/ed_sim_emif_c10_0_altera_emif_c10_*_*.v와 같을 수 있음).
아래 예에서 매개 변수를 검색하고 원하는 빈도와 일치하도록 올바른 기간 값으로 편집합니다.
1445: . PLL_VCO_FREQ_MHZ_INT (533),
1446: . PLL_VCO_TO_MEM_CLK_FREQ_RATIO (1),
1447: . PLL_PHY_CLK_VCO_PHASE (2),
1448: . PLL_VCO_FREQ_PS_STR ( "1876 ps"),
1449: . PLL_REF_CLK_FREQ_PS_STR ( "7504 ps"),
1450: . PLL_REF_CLK_FREQ_PS (7504),
1451: . PLL_SIM_VCO_FREQ_PS (1880),
1452: . PLL_SIM_PHYCLK_0_FREQ_PS (3760),
1453: . PLL_SIM_PHYCLK_1_FREQ_PS (7520), // 예: 이 값을 7520에서 7500으로 변경
1454: . PLL_SIM_PHYCLK_FB_FREQ_PS (7520), // 예 : 이 값을 7520에서 7500으로 변경
1455: . PLL_SIM_PHY_CLK_VCO_PHASE_PS (470),
1456: . PLL_SIM_CAL_SLAVE_CLK_FREQ_PS (7520), // 예 : 이 값을 7520에서 7500으로 변경
1457: . PLL_SIM_CAL_MASTER_CLK_FREQ_PS (7520), // 예: 이 값을 7520에서 7500으로 변경
편집된 파라미터를 저장한 후 시뮬레이션을 다시 실행하여 올바른 주파수를 반영합니다.