문서 ID: 000076727 콘텐츠 형태: 문제 해결 마지막 검토일: 2020-01-17

이더넷용 인텔® Stratix® 10 E-Tile 하드 IP - 10Gbps 및 25Gbps 변형의 설계 예가 잘못된 수의 패킷을 전송하는 이유는 무엇입니까?

환경

  • 인텔® Quartus® Prime Pro Edition
  • 이더넷
  • 25G 이더넷 인텔® FPGA IP
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    설명

    인텔® Quartus® Prime Pro Edition 소프트웨어 버전 19.2 이하를 사용하는 경우 이더넷용 인텔® Stratix® 10 E-Tile 하드 IP(10Gbps 및 25Gbps 기본 변형)를 사용하여 설계 예제를 생성할 때 고정 및 증분 모드에서 작동하면 잘못된 수의 패킷이 전송됩니다.

    해결 방법

    인텔® Quartus® Prime Pro Edition 소프트웨어 버전 19.2 이하에서 이 문제를 해결하려면 실행 중인 프로젝트를 중지하고 장치를 다시 시작하십시오.

    이 문제는 인텔® Quartus® Prime Pro Edition 소프트웨어 버전 19.3부터 해결되었습니다.

    관련 제품

    이 문서는 다음 항목에 적용됩니다. 4 제품

    인텔® Stratix® 10 FPGA 및 SoC FPGA
    인텔® Stratix® 10 MX FPGA
    인텔® Stratix® 10 TX FPGA
    인텔® Stratix® 10 DX FPGA

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