문서 ID: 000076733 콘텐츠 형태: 문제 해결 마지막 검토일: 2021-03-16

시뮬레이션에서 Serial Lite III 스트리밍 인텔® FPGA IP 인스턴스 간에 상당한 링크 업 지연 차이가 있는 이유는 무엇입니까?

환경

    인텔® Quartus® Prime Pro Edition
    직렬 Lite III 스트리밍 인텔® FPGA IP
BUILT IN - ARTICLE INTRO SECOND COMPONENT
설명

인텔® Stratix® 10 L-Tile 트랜시버 및 H-Tile 트랜시버의 재설정 스태거 기능으로 인해 시뮬레이션에서 Serial Lite III 스트리밍 인텔® FPGA IP 인스턴스 간에 상당한 링크 업 지연 차이가 관찰될 수 있습니다.

해결 방법

시뮬레이션에서 이 효과를 해결하려면 sim 폴더 아래의 <ip 인스턴스 phy top>.v 에서 다음을 변경합니다.

보낸 사람

.reduced_reset_sim_time (0),

받는 사람

.reduced_reset_sim_time (1),

<ip instance phy top> .v 파일의 예는 다음과 같습니다.

altera_sl3_tx\altera_sl3_phy_top_181\sim\altera_sl3_tx_altera_sl3_phy_top_181_jl2kkei.v

#Note 이 수정은 시뮬레이션에서만 링크 업 시간을 줄입니다.

이는 예상된 동작이며 인텔® Quartus® Prime 소프트웨어의 향후 릴리스에서 변경되지 않습니다.

관련 제품

이 문서는 다음 항목에 적용됩니다. 1 제품

인텔® Stratix® 10 FPGA 및 SoC FPGA

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