문서 ID: 000076737 콘텐츠 형태: 문제 해결 마지막 검토일: 2020-10-22

25G 이더넷 인텔® Stratix® 10 FPGA IP 설계 예제 시뮬레이션이 중단되는 이유는 무엇입니까?

환경

  • 인텔® Quartus® Prime Pro Edition
  • 25G 이더넷 인텔® FPGA IP
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    중요 문제

    설명

    인텔® Quartus® Prime Pro Edition 버전 20.1 소프트웨어의 문제로 인해 25G 이더넷 인텔® Stratix® 10에서 생성된 설계 예
    동적 재구성 및 PTP가 활성화된 FPGA IP는 Synopsys* VCS* 시뮬레이터 또는 Cadence* Xcelium*/NCSIM* 시뮬레이터로 시뮬레이션할 때 중단됩니다.

    해결 방법

    이 문제를 방지하기 위해 사용자는 Mentor* Modelsim* 시뮬레이터를 사용하여 설계 예제를 시뮬레이션해야 합니다.

    이 문제는 인텔® Quartus® Prime Pro Edition v20.3 소프트웨어부터 해결됩니다.

    관련 제품

    이 문서는 다음 항목에 적용됩니다. 1 제품

    인텔® Stratix® 10 FPGA 및 SoC FPGA

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