문서 ID: 000076756 콘텐츠 형태: 제품 정보 및 문서 마지막 검토일: 2019-02-22

인텔® Arria® 10 EMIF(외부 메모리 인터페이스) IP의 버퍼 크기를 제어하여 FPGA 장치의 RAM 블록 사용량을 줄이려면 어떻게 해야 합니까?

환경

    HPS 인텔® Arria® 10 FPGA IP용 외부 메모리 인터페이스
BUILT IN - ARTICLE INTRO SECOND COMPONENT
설명

인텔® Quartus® Prime 소프트웨어에서 플랫폼 디자이너 상호 연결의 버퍼 크기는 다음 두 가지 요소에 따라 달라집니다.

1. Avalon 슬레이브 IP(예: 인텔 Arria® 10 EMIF IP)에서 최대 보류 중인 읽기 트랜잭션

2. Avalon MM 인터페이스의 버스트 카운트 폭

그러나 EMIF IP의 최대 보류 중인 읽기 트랜잭션은 변경할 수 없으며 EMIF 효율성을 최대화하기 위해 고정 값 64로 설정됩니다.

해결 방법

이 문제를 해결하려면 인텔® Arria® 10 EMIF IP 버퍼 크기를 줄이려면 Avalon MM 슬레이브 인터페이스 버스트 수 너비를 줄이십시오.

관련 제품

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인텔® Arria® 10 FPGA 및 SoC FPGA

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