문서 ID: 000076815 콘텐츠 형태: 문제 해결 마지막 검토일: 2023-05-09

3.0 x8 모드에서 PCIe Hard IP용 인텔® Arria® 10 FPGA Avalon® 스트리밍 인터페이스를 구성할 때 사이클당 여러 패킷을 활성화할 때 rx_st_sop, rx_st_eop, tx_st_sop 및 tx_st_eop 한 비트밖에 안 되는 이유는 무엇입니까?

환경

  • 인텔® Quartus® II 구독 에디션
  • PCI Express*
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    설명

    Quartus® II 소프트웨어 버전 14.1.1 이전의 문제로 인해 PCI Express용 3.0 x8 인텔® Arria® 10 FPGA 하드 IP에 대한 RTL 래퍼 파일은 사이클당 여러 패킷을 활성화할 때 rx_st_eop, rx_st_sop tx_st_sop 및 tx_st_eop 신호의 낮은 수준 2비트 너비의 단일 비트만 잘못 매핑합니다.

    해결 방법

    이 문제를 해결하려면 RTL 래퍼 파일, <변종 이름>.v 또는 < 분산 이름>.vhd를 수정하여 두 신호 비트를 모두 내보냅니다.

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