문서 ID: 000076815 콘텐츠 형태: 문제 해결 마지막 검토일: 2016-01-13

3.0 x8 모드에서 PCIe 하드 IP용 인텔® Arria® 10 FPGA Avalon® 스트리밍 인터페이스를 구성할 때 Enable multiple packets per cycle(사이클당 여러 패킷 활성화)을 설정할 때 rx_st_sop, rx_st_eop, tx_st_sop 및 tx_st_eop이 단일 비트 폭인 이유는 무엇입니까?

환경

  • 인텔® Quartus® II 구독 에디션
  • PCI Express*
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    설명

    Quartus® II 소프트웨어 버전 14.1.1 이하의 문제로 인해 PCI Express용 3.0 x8 인텔® Arria® 10 FPGA 하드 IP에 대한 RTL 래퍼 파일은 Enable Multiple Packets per cycle이 설정된 경우 하위 수준 2비트 폭 rx_st_sop, rx_st_eop, tx_st_sop 및 tx_st_eop 신호의 단일 비트만 잘못 매핑합니다.

    해결 방법

    이 문제를 해결하려면 RTL 래퍼 파일인 <변형 이름>. v 또는 <변형 이름> . vhd를 수정하여 두 신호 비트를 모두 내보냅니다.

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