문서 ID: 000076909 콘텐츠 형태: 문제 해결 마지막 검토일: 2019-02-01

시뮬레이션 중에 AXI 버스 인터페이스와 인텔® Stratix® 10 MX HBM2 시뮬레이션 모델 메시지 간의 쓰기 및 읽기 데이터가 일치하지 않는 이유는 무엇입니까?

환경

    인텔® Quartus® Prime Pro Edition
    외부 메모리 인터페이스 인텔® Stratix® 10 IP
BUILT IN - ARTICLE INTRO SECOND COMPONENT
설명

AXI 버스 인터페이스의 쓰기 데이터가 인텔® Stratix® 10 MX HBM2 메모리 모델에 도달하기 전에 인텔® Stratix® 10 MX HBM2 IP의 소프트 어댑터와 유니버설 인터페이스 블록 하위 시스템을 통과하기 때문에 불일치가 발생합니다.

해결 방법

HBM2 메모리 모델에 보고된 "쓰기 데이터" 버스 값이 데이터 버스 반전(DBI)으로 인해 수정되었습니다.

관련 제품

이 문서는 다음 항목에 적용됩니다. 1 제품

인텔® Stratix® 10 FPGA 및 SoC FPGA

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