문서 ID: 000076910 콘텐츠 형태: 문제 해결 마지막 검토일: 2019-04-15

인텔® Stratix® 10 MX FPGA의 HBM2(High Bandwidth Memory) 인터페이스 IP 예제 설계가 최소 펄스 폭 위반을 표시하는 이유는 무엇입니까?

환경

  • 인텔® Quartus® Prime Pro Edition
  • 고대역폭 메모리(HBM2) 인터페이스 인텔® FPGA IP
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    설명

    인텔® Quartus® Prime Pro Edition 소프트웨어 버전 19.1 이하의 문제로 인해 인텔® Stratix® 10 MX FPGA을 대상으로 하는 HBM2(High Bandwidth Memory) 인터페이스 IP에 대한 예제 설계를 생성하는 경우 최소 펄스 폭 위반이 발생할 수 있습니다.

    해결 방법

    이 문제를 해결하려면 다운로드하여 아래의 해당 링크에서 인텔® Quartus® Prime Pro Edition 소프트웨어 버전 19.1 패치 0.04를 설치하십시오. 패치를 설치한 후 Readme 파일에 표시된 단계를 따르십시오.

    이 문제는 인텔® Quartus® Prime Pro Edition 소프트웨어 버전 19.2부터 해결됩니다.

    관련 제품

    이 문서는 다음 항목에 적용됩니다. 2 제품

    인텔® Stratix® 10 FPGA 및 SoC FPGA
    인텔® Stratix® 10 MX FPGA

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