문서 ID: 000076946 콘텐츠 형태: 문제 해결 마지막 검토일: 2017-04-05

RapidIO II 자동 생성 VHDL 시뮬레이션 테스트벤치가 RapidIO II IP 코어의 특정 구성에서 컴파일되지 않는 이유는 무엇입니까?

환경

  • 인텔® Quartus® Prime Pro Edition
  • RapidIO II(IDLE2 최대 6.25Gbaud)) 인텔® FPGA IP
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    중요 문제

    설명

    RapidIO® II IP 코어의 일부 구성에서 생성된 VHDL 시뮬레이션은 다른 엔티티를 인스턴스화하는 엔티티에서 포트가 누락된 컴파일 오류가 발생합니다.

    ModelSim® 시뮬레이터의 예제 오류.

    엔터티 "<엔터티 이름>"의 포트 "<port_name>"이(가) 인스턴스화되는 구성 요소에 없습니다.

    이 오류는 I/O 마스터, I/O 슬레이브, 초인종, 유지 관리 또는 패스스루 모듈이 비활성화된 변형에서만 발견됩니다.

    Verilog 버전은 영향을 받지 않습니다.

    해결 방법

    시뮬레이션 테스트벤치의 Verilog 버전을 사용합니다.

    관련 제품

    이 문서는 다음 항목에 적용됩니다. 7 제품

    Stratix® V FPGA
    인텔® Stratix® 10 FPGA 및 SoC FPGA
    인텔® Arria® 10 FPGA 및 SoC FPGA
    Arria® V GT FPGA
    Arria® V GX FPGA
    Arria® V GZ FPGA
    Cyclone® V FPGA 및 SoC FPGA

    추가적 도움이 필요하십니까?

    지원팀 연락처

    보증 제외

    1

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