문서 ID: 000076964 콘텐츠 형태: 문제 해결 마지막 검토일: 2019-03-15

유효하지 않음

환경

  • 인텔® Quartus® Prime Pro Edition
  • HPS 인텔® Arria® 10 FPGA IP용 외부 메모리 인터페이스
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    설명

    캘리브레이션 단계 동안 MMR 레지스터에 액세스하는 인텔® Arria® 10 EMIF(외부 메모리 인터페이스) 지적 재산권(IP)으로 인해 MMR 슬레이브 포트에서 mmr_readdata_valid 신호 어설션을 볼 수 있습니다. 이 동작으로 인해 MMR 슬레이브 포트 Avalon® 버스가 잠길 수 있습니다.

    다음은 관련 KDB 답변입니다.

    https://www.intel.com/content/www/kr/ko/support/programmable/articles/000085925

    해결 방법

    이 문제는 인텔® Quartus® Prime 소프트웨어의 향후 릴리스에서 수정될 예정입니다.

    관련 제품

    이 문서는 다음 항목에 적용됩니다. 1 제품

    인텔® Arria® 10 FPGA 및 SoC FPGA

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    보증 제외

    1

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