PCIe 하드 IP(HIP) 코어는 루프백 마스터를 지원하지 않지만 장치 트랜시버 아키텍처 장에 표시된 대로 PCIe® 역병렬 루프백 구성을 통한 루프백 슬레이브를 지원합니다.
다음 목록에서는 루프백 시퀀스에 대해 설명합니다.
1. RC가 Configuration.LinkWidth.Start 상태 동안 TS1/TS2에서 루프백 비트(기호 5의 비트 2)를 어설션하면 PCIe HIP 코어가 루프백 상태로 전환됩니다. EP와 RC는 모두 PCI Express 기본 사양에 정의된 규칙을 따라야 합니다.
2. 루프백 상태에 성공적으로 진입한 후 코어는 PIPE 인터페이스 사양에 따라 자동으로 tx_detectrxloopback=1 및 txelecidle=0을 어설션합니다. 이렇게 하면 Altera 트랜시버가 수신기 채널 PCS의 속도 일치 FIFO 이후 관련 송신기 채널로 데이터를 라우팅하도록 지시합니다. 수신 데이터는 CDR, 직병렬 변환기, 8b/10b 디코더, 워드 정렬기 및 속도 일치 FIFO를 통과한 후 전송 측으로 다시 루프됩니다. 전송 데이터는 전송되기 전에 Rate Match FIFO, 8b/10b 인코더 및 직렬 변환기를 통과합니다.
3. RC는 PCI Express 기본 사양에서 요구하는 대로 루프백 모드 중에 8b/10b 인코딩 패턴을 EP 수신기로 전송합니다. 또한 속도 일치 FIFO가 오버플로 또는 언더플로되지 않도록 SKIP OS를 전송해야 합니다. 마찬가지로 SKIP OS는 필요에 따라 EP 전송 방향의 Rate Match FIFO에 의해 삽입됩니다. 따라서 EP 전송 모니터는 루프백된 전송 데이터를 원래 수신 데이터와 비교할 때 이 점을 고려해야 합니다. 루프백 패턴은 8b/10b로 인코딩된 PCIe 데이터가 아니므로 PRBS 데이터가 될 수 없습니다.
4. 좋은 데이터가 제대로 수신되도록 하려면 RC 전송 핀과 EP 수신 핀 사이에 AC 커플링이 필요합니다. PCIe CEM(플러그 인 보드) 사양에 따라 AC 커플링 커패시터는 항상 전송 장치 핀이 있는 보드에 있습니다. 테스터가 동축 케이블을 통해 PCI-SIG 규정 준수 베이스 보드(CBB)에 연결된 카드에 연결되어 있고 CBB에 AC 커플링 커패시터가 없는 경우 동일한 효과를 제공하기 위해 케이블과 함께 물리적 DC 블록을 추가해야 합니다. 따라서 각 RC 전송과 EP 수신 핀 사이에 AC 커플링 커패시터 또는 물리적 DC 블록이 필요합니다.
5. RC 및 EP의 시스템 참조 클럭은 PCIe 사양에 따라 /-300ppm 내에서 작동해야 합니다.
이것이 PCIe 사양이 루프백이 이 범위를 처리하는 데 필요에 따라 SKIP OS를 삽입하거나 삭제할 수 있는 Rate Match FIFO를 통과해야 한다고 지정하는 이유입니다.