문서 ID: 000076994 콘텐츠 형태: Product Information & Documentation 마지막 검토일: 2019-10-17

클램쉘 토폴로지에서 인텔® Stratix® 10 DDR4 IP 칩 선택 신호는 상단 및 하단 메모리 장치에 대해 어떻게 매핑됩니까?

환경

  • 인텔® Quartus® Prime Pro Edition
  • 외부 메모리 인터페이스 인텔® Stratix® 10 IP
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    설명

    인텔® Stratix® 10 DDR4 IP 매개변수 편집기에서 클램셸 토폴로지가 활성화되면 각 랭크에는 상단 및 하단 메모리 칩을 별도로 구성하기 위한 2개의 CS 핀이 필요합니다. 다음 내용은 싱글 랭크 및 듀얼 랭크 설계에서 FPGA에서 메모리 칩까지 CS 핀을 매핑하는 방법을 보여줍니다.

    해결 방법

    단일 랭크 구성 요소의 경우:

    상위(미러링되지 않은) 구성 요소인 FPGA_CS0은 MEM_TOP_CS0

    아래쪽(미러링된) 구성 요소인 FPGA_CS1은 MEM_BOT_CS0

    듀얼 랭크 구성 요소의 경우:

    상위(미러링되지 않은) 구성 요소인 FPGA_CS0은 MEM_TOP_CS0로 이동하고 FPGA_CS1은 MEM_TOP_CS1으로 이동합니다

    아래쪽(미러링된) 구성 요소인 FPGA_CS2는 MEM_BOT_CS0로 이동하고 FPGA_CS3은 MEM_BOT_CS1으로 이동합니다

    관련 제품

    이 문서는 다음 항목에 적용됩니다. 1 제품

    인텔® Stratix® 10 FPGA 및 SoC FPGA

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    보증 제외

    1

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