문서 ID: 000076994 콘텐츠 형태: 제품 정보 및 문서 마지막 검토일: 2023-04-19

클램쉘 토폴로지에서 상단 및 하단 메모리 장치에 매핑된 인텔® Stratix® 10 DDR4 IP 칩 셀렉트 신호는 어떻게 합니까?

환경

  • 인텔® Quartus® Prime Pro Edition
  • 외부 메모리 인터페이스 인텔® Stratix® 10 IP
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    설명

    인텔® Stratix® 10 DDR4 IP 매개변수 편집기에서 클램쉘 토폴로지가 활성화되면 각 순위에는 상단 및 하단 메모리 칩을 별도로 구성하려면 두 개의 CS 핀이 필요합니다. 다음 콘텐츠는 CS 핀을 단일 순위 및 듀얼 랭크 디자인에서 FPGA 메모리 칩으로 매핑하는 방법을 보여줍니다.

    해결 방법

    단일 순위 구성 요소의 경우:

    상단(미러되지 않은) 구성 요소인 FPGA_CS0은 MEM_TOP_CS0

    하단(미러) 구성 요소인 FPGA_CS1은 MEM_BOT_CS0

    듀얼 랭크 구성 요소의 경우:

    상단(미러되지 않은) 구성 요소인 FPGA_CS0은 MEM_TOP_CS0, FPGA_CS1은 MEM_TOP_CS1

    하단(미러형) 구성 요소인 FPGA_CS2는 MEM_BOT_CS0, FPGA_CS3는 MEM_BOT_CS1

    관련 제품

    이 문서는 다음 항목에 적용됩니다. 1 제품

    인텔® Stratix® 10 FPGA 및 SoC FPGA

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