설명
PCI Express*용 Altera® Stratix® V 하드 IP의 문제로 인해, GUI의 PCIe 기능 링크 탭에 있는 "슬롯 클럭 구성" 설정에 관계없이 PCIe* 구성 공간에서 하드웨어 슬롯 클럭 구성 비트(링크 상태 레지스터[12])가 항상 1로 설정됩니다. 이 문제는 시뮬레이션과 하드웨어 모두에서 발생합니다.
해결 방법
이 문제를 해결하려면 \synthesis\submodules 디렉터리에서 altpcie_hip_256_pipen1b.v 파일을 다음과 같이 편집하십시오.
1) 0088 행 부근에서 --> 매개 변수 slotclk_cfg = "dynamic_slotclkcfg"를 추가합니다.
2) 약 2699 행에 --> .slotclk_cfg(slotclk_cfg)를 추가합니다.
이 문제는 인텔® Quartus® Prime Standard Edition 소프트웨어 릴리스 v17.0부터 해결되었습니다.