문서 ID: 000077040 콘텐츠 형태: 문제 해결 마지막 검토일: 2011-10-12

포트 폭이 HDL 표현식으로 설정된 경우 구성요소 편집기에서 검증 오류가 잘못 생성될 수 있음

환경

    인텔® Quartus® II 구독 에디션
BUILT IN - ARTICLE INTRO SECOND COMPONENT

중요 문제

설명

Qsys를 사용하여 블록 기호 파일(.bsf)을 생성하는 경우 스키매틱 디자인 엔트리의 경우, 생성된 심볼의 포트는 어떤 순서로든 나타납니다. 다음과 같은 경우 포트 순서가 변경될 수 있습니다. 파일을 다시 생성합니다.

해결 방법

회로도를 사용하여 Qsys 시스템을 인스턴스화하는 경우 .bsf 기호를 재생성하고 신호를 다시 연결해야 합니다. 변경할 때마다 블록 다이어그램 파일(.bdf)에서 Qsys 시스템의 최상위 신호. 변경하지 않는 경우 Qsys 시스템의 최상위 신호, 기호를 끌 수 있습니다. .bdf에서 이전에 생성 된 기호를 생성하고 재사용하십시오. 또는 VHDL 또는 Verilog 최상위 디자인 파일을 사용하여 인스턴스화할 수 있습니다 당신의 Qsys 시스템.

관련 제품

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인텔® 프로그래밍 가능 장치

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