문서 ID: 000077123 콘텐츠 형태: 문제 해결 마지막 검토일: 2012-08-15

DDR2/DDR3 SDRAM UniPHY 기반 컨트롤러의 "최대 Avalon MM 버스트 길이" 옵션이 Avalon®-메모리 매핑 파이프라인 브리지의 "최대 버스트 크기(단어)"와 같은 다른 플랫폼 디자이너 구성 요소와 일치하지 않는 이유는 무엇입니까?

환경

    인텔® Quartus® II 구독 에디션
    UniPHY 인텔® FPGA IP 탑재 DDR3 SDRAM 컨트롤러
BUILT IN - ARTICLE INTRO SECOND COMPONENT
설명

DDR2/DDR3 SDRAM UniPHY 기반 컨트롤러에 "최대 Avalon®-MM 버스트 길이" 옵션 {1, 3, 7, 15, 31, 63, 127, 255, 511, 1023, 2047}이 있는 것을 볼 수 있습니다.

Avalon-MM 파이프라인 브리지에는 Quartus® II 소프트웨어 버전 11.1SP2에서 "최대 버스트 크기(단어)" 옵션 {1, 2, 4, 8, 16, 32, 64, 128, 256, 512, 1024}이 있습니다.

DDR2/DDR3 SDRAM UniPHY 기반 컨트롤러의 "최대 Avalon MM 버스트 길이" 값 선택이 올바르지 않습니다.

해결 방법

DDR2/DDR3 SDRAM UniPHY 기반 컨트롤러의 "최대 Avalon MM 버스트 길이" 옵션이 암시하는 실제 최대 버스트 길이는 다음과 같습니다.

1 -> 1

3 -> 2

7 -> 4

15 -> 8

31 -> 16

63 -> 32

127 -> 64

255 -> 128

511 -> 256

1,023 -> 512

2,047 -> 1,024

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