문서 ID: 000077140 콘텐츠 형태: 문제 해결 마지막 검토일: 2014-03-04

PCI Express용 Stratix V 하드 IP를 사용할 때 슬롯 기능 레지스터의 No Command Completed Support(비트 18)가 잘못 설정된 이유는 무엇입니까?

환경

BUILT IN - ARTICLE INTRO SECOND COMPONENT
설명 PCI® Express용 Stratix® V 하드 IP의 문제로 인해 이 비트가 잘못 설정되었습니다.
해결 방법

이 문제를 해결하려면 다음과 같이 하십시오.

1. 다음으로 이동합니다.

<Altera 설치 디렉토리>\<Quartus® II 버전>\ip\altera\altera_pcie\altera_pcie_sv_hip_avst\pcie_sv_parameters_common.tcl

2. 교체:

add_parameter advanced_default_hwtcl_no_command_completed 문자열 ""

와 함께

add_parameter advanced_default_hwtcl_no_command_completed 문자열 "false"

3. 제거:

set_parameter_value no_command_completed_hwtcl "true"

4. 다음으로 이동합니다.

<Altera 설치 디렉토리>\<Quartus® II 버전>\ip\altera\altera_pcie\altera_pcie_sv_hip_avst\pcie_sv_parameters.tcl

5. 줄 수정

{ == 1 } {

set_parameter_value no_command_completed_hwtcl "true"

받는 사람:

{ == 1 } {
설정 advanced_default_parameter_override [ get_parameter_value advanced_default_parameter_override ]
{ == 0 } {
set_parameter_value no_command_completed_hwtcl "true"
} 다른 {
set_parameter_value no_command_completed_hwtcl [ get_parameter_value advanced_default_hwtcl_no_command_completed ]
}

6. IP 코어를 재생성하고, 설계를 다시 컴파일하고, 시뮬레이션합니다.

이 문제는 Quartus® II 소프트웨어의 향후 버전에서 해결될 예정입니다.

관련 제품

이 문서는 다음 항목에 적용됩니다. 3 제품

Stratix® V GX FPGA
Stratix® V GT FPGA
Stratix® V GS FPGA

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