ALTLVDS_RX 및 ALTLVDS_TX 인텔® FPGA IP 코어는 Stratix® V 장치용 Quartus® II 소프트웨어 버전 11.0에서 외부 PLL 모드 옵션을 지원하기 시작했습니다. 다음 지침은 Stratix V, Arria® V 및 Cyclone® V 장치에 적용됩니다.
PLL 인텔® FPGA IP 출력 클럭 위상 편이 및 듀티 사이클은 인터페이스의 데이터 속도 및 역직렬화/직렬화 계수에 따라 달라집니다. 아래 예는 클럭과 데이터가 장치의 핀에 가장자리 정렬되어 있다고 가정하여 위상 변이를 설정합니다.
PLL은 DPA 및 소프트 CDR 모드를 사용하지 않을 때 ALTLVDS_TX 및 ALTLVDS_RX에 대한 인텔 FPGA IP 클럭 요구 사항을 제공합니다.
- C0 크랙:
- 주파수 = 데이터 속도
- 위상 변이 = -180 360도
- 듀티 사이클 = 50%
- ALTLVDS_TX의 tx_inclock 포트와 ALTLVDS_RX의 rx_inclock 포트에 연결
- C1:
- 주파수 = 데이터 속도/직렬화 계수
- 위상 편이 = [(직렬화 계수 -2) / 직렬화 계수] * 360도
- 듀티 사이클 = 100 / 직렬화 계수
- ALTLVDS_TX의 tx_enable 포트와 ALTLVDS_RX의 rx_enable 포트에 연결합니다
- C2:
- 주파수 = 데이터 속도/직렬화 계수
- 위상 변이 = [(-180 / 직렬화 계수) 360도]
- 듀티 사이클 = 50%
- TX 및 RX에 대한 병렬 데이터 레지스터의 코어 클럭으로 사용되며 ALTLVDS_RX의 rx_syncclock 포트에 연결합니다(수신기 에서 rx_syncclock 필요로 하는 경우에만).
DPA 및 소프트 CDR 모드 사용 시 ALTLVDS_RX에 대한 PLL 인텔 FPGA IP 클럭 요구 사항(Cyclone V 장치에는 적용되지 않음):
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C0 - C2는 DPA 또는 소프트 CDR 모드를 사용하지 않을 때와 동일합니다.
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C3은 C0 설정의 복제본이며 ALTLVDS_RX의 rx_dpaclock 입력 포트에 연결됩니다.
DPA 및 소프트 CDR 모드를 사용할 때 PLL 인텔 FPGA IP의 잠긴 출력 포트는 반전되어 ALTLVDS_RX 인텔 FPGA IP의 pll_areset 포트에 연결되어야 합니다.
다른 클럭 및 데이터 위상 관계의 경우, 인텔은 먼저 외부 PLL 모드 옵션을 사용하지 않고 ALTLVDS_RX 및 ALTLVDS_TX 인터페이스를 인스턴스화하고, Quartus II 소프트웨어에서 메가 기능을 컴파일하고, 각 클럭 출력에 대한 주파수, 위상 편이 및 듀티 사이클 설정을 기록할 것을 권장합니다. 이러한 내용은 컴파일 => Fitter => 리소스 섹션 => PLL 사용량 요약 보고서에 나열되어 있습니다. PLL 인텔 FPGA IP 이러한 설정을 입력한 다음 적절한 출력을 ALTLVDS_RX 및 ALTLVDS_TX 인텔 FPGA IP 코어에 연결합니다.