문서 ID: 000077209 콘텐츠 형태: 문제 해결 마지막 검토일: 2012-09-11

ALTDQ_DQS2 디자인에 충돌하는 경고 메시지가 표시되는 이유는 무엇입니까?

환경

  • 인텔® Quartus® II 구독 에디션
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    설명

    Quartus II 소프트웨어 버전 11.1SP2 이하에서 Stratix® V의 ALTDQ_DQS2 메가 함수로 설계하는 경우 다음과 같은 충돌하는 경고가 발생할 수 있습니다.

    경고(129000): stratixv_dqs_delay_chain 프리미티브인 원자 "<hierarchy>|vm_altdq_dqs2_stratixv:altdq_dqs2_inst|dqs_delay_chain"의 입력 포트 PHASECTRLIN이 합법적으로 연결 및/또는 구성되지 않았습니다.
    정보(129003): 입력 포트 PHASECTRLIN[0]은 상수 신호에 의해 구동되지만 컴파일러는 이 입력 포트가 실제 신호에 연결될 것으로 예상합니다
    Info (129003): 입력 포트 PHASECTRLIN[1]은 상수 신호에 의해 구동되지만, 컴파일러는 이 입력 포트가 실제 신호에 연결될 것으로 예상합니다
    정보(129007): 컴파일러는 stratixv_dqs_delay_chain 원자 "<hierarchy>|vm_altdq_dqs2_stratixv:altdq_dqs2_inst|dqs_delay_chain"의 use_phasectrlin 매개 변수가 "FALSE"로 설정되어 있기 때문에 입력 포트 PHASECTRLIN의 연결이 끊어질 것으로 예상합니다.

    ENAPHASETRANSFERREG, RST 및 PHASEINVERTCTRL 포트에 대해 유사한 경고가 표시될 수 있습니다.

    해결 방법

    경고는 무해합니다. 해결 방법은 경고에 지정된 포트의 연결을 끊는 것입니다. 포트의 연결이 끊어지면 경고가 사라집니다.

    이 문제는 Quartus® II 소프트웨어의 향후 릴리스에서 해결될 예정입니다.

    관련 제품

    이 문서는 다음 항목에 적용됩니다. 1 제품

    Stratix® V GX FPGA

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