문서 ID: 000077263 콘텐츠 형태: 문제 해결 마지막 검토일: 2012-09-11

Altera DDR SDRAM 컨트롤러 v1.2.0을 사용하여 둘 이상의 DDR 메모리에 액세스할 때 DQS 버스 경합이 발생할 수 있습니까?

환경

BUILT IN - ARTICLE INTRO SECOND COMPONENT
설명

예. 액세스 간에 칩 선택이 변경되고 두 번째 CS의 행이 이미 열려 있는 백투백 읽기 액세스를 수행하는 경우 버스 경합이 발생할 가능성이 있습니다. 다음은 ACT = Activate 및 RD = READ인 경우 경합이 발생할 수 있는 상황입니다.

DDR 측

액트 A
RD A
액트 B
RD B
RD A

로컬 측면

CS1에서 행 A 읽기
CS2에서 B 행 읽기
CS1에서 행 A 읽기

컨트롤러는 행 A에 대한 두 번째 읽기에서 행이 이미 열려 있음을 인식합니다. 따라서 ACT가 필요하지 않습니다. 아래는 메모리에서 FPGA로 반환될 때(RD B 바로 뒤에 RD A가 오는 지점에서) 읽기 데이터에 수반되는 dqs 신호를 보여주는 다이어그램입니다.

그 결과 CS2에서 읽기가 손실될 수 있습니다. 해결 방법은 다음과 같이 NOP를 삽입하는 것입니다.

DDR 측
액트 A
RD A
액트 B
RD B
Nop
RD A

로컬 측면
CS1에서 행 A 읽기
CS2에서 B 행 읽기
nop(1주기 동안 요청 어설션 해제)
CS1에서 행 A 읽기

Altera DDR SDRAM 컨트롤러 코어 v1.2.0의 경우 사용자가 이 작업을 수행해야 합니다. 코어 v2.0의 경우 이 작업이 자동으로 수행되어 사용자에게 투명해집니다.

관련 제품

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Stratix® FPGA

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