문서 ID: 000077340 콘텐츠 형태: 문제 해결 마지막 검토일: 2018-03-27

HPS-FPGA 브리지가 다른 버스 마스터와 함께 AXI 브리지 IP에 연결될 때 HPS가 중단되는 이유는 무엇입니까?

환경

  • 인텔® Quartus® Prime Pro Edition
  • 인텔® FPGA 인터커넥트
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    설명

    HPS는 둘 이상의 버스 마스터와 인터페이스되는 AXI 브리지에 액세스하는 동안 중단될 수 있습니다.

    AXI Bridge 슬레이브 인터페이스는 마스터 중 하나가 읽기/쓰기 트랜잭션을 발행할 때 마스터 액세스를 지속적으로 백압합니다.

    해결 방법

    임시 해결 방법으로 버스 마스터와 AXI 브리지 사이에 Avalon MM 파이프라인 브리지를 추가하여 AXI 브리지 다중 마스터 신호 처리 문제를 해결합니다.

    관련 제품

    이 문서는 다음 항목에 적용됩니다. 3 제품

    Cyclone® V SX SoC FPGA
    Arria® V SX SoC FPGA
    인텔® Arria® 10 SX SoC FPGA

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    1

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