Quartus® Prime 소프트웨어가 이전 버전의 OSC_CLK_1 Quartus 설정 파일(QSF) 할당을 캐시한 경우 Stratix® 10 장치에서 잘못된 주파수 PreSICE 트랜시버 보정 클럭이 표시될 수 있습니다.
FPGA 내부의 PLL은 OSC_CLK_1 핀에서 클록을 수신하고 PreSICE에 250MHz 보정 클록을 제공합니다. 이 클록은 Stratix® 모든 10 L-Tile 및 H-Tile 장치 ATX PLL, fPLL, CDR/CMU PLL 및 PMA를 보정합니다.
클럭 소스 및 주파수는 Quartus® Prime 소프트웨어 프로젝트 장치 및 핀 옵션 GUI 또는 아래 QSF 파일 예제 할당에서 선택됩니다.
set_global_assignment -name DEVICE_INITIALIZATION_CLOCK OSC_CLK_1_125MHz
최근에 Quartus® Prime 소프트웨어에서 구성 클럭 소스 설정을 변경한 경우 Quartus® Prime 소프트웨어에서 이전 버전을 캐시하여 사용할 수 있습니다. 이로 인해 주파수 보정 클럭이 잘못되어 Stratix® 10 L-Tile 또는 H-Tile 장치 트랜시버 채널에서 더 높은 비트 오류율(BER)이 발생할 수 있습니다.
이 문제를 해결하려면 구성 클럭 소스 설정을 변경한 후 Quartus® Prime 소프트웨어 데이터베이스를 정리할 수 있습니다. 아래와 같이 Quartus® Prime 소프트웨어 메뉴를 사용하여 이 작업을 수행할 수 있습니다.
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그런 다음 Quartus® Prime 소프트웨어 프로젝트를 다시 컴파일해야 합니다.