오류(17086): alt_xcvr_native_rcfg_strm_params_qhuzj7i.sv에서 Verilog HDL 오류

Quartus® Prime 소프트웨어 버전 20.2 이하의 버그로 인해 Arria® 10 장치 네이티브 PHY IP 또는 ATX PLL IP에서 재구성 프로필을 활성화한 경우 다음 합성 오류의 변형이 나타날 수 있습니다.

다음은 네이티브 PHY IP 합성 오류의 예입니다.

오류 (17086) : alt_xcvr_native_rcfg_strm_params_mcrso7a.sv (746)의 Verilog HDL 오류 : 표현식에 735 개의 요소가 있습니다. 예상 736

다음은 ATX PLL IP 합성 오류의 예입니다.

오류 (17086) : alt_xcvr_native_rcfg_strm_params_oks6upi.sv (126)의 Verilog HDL 오류 : 표현식에는 115 개의 요소가 있습니다. 예상 116

표현식 요소 너비는 기본 PHY IP 및 ATX PLL IP에서 활성화된 IP 및 프로필 수에 따라 달라집니다.

이 문제는 기본 PHY IP 또는 ATX PLL IP에 홀수 개의 재구성 프로파일이 있을 때 발생합니다. 예: 1, 3, 5, 7.

이 문제를 해결하려면 기존 재구성 프로파일을 복제하고 프로파일 수를 1씩 늘려 기본 PHY IP 또는 ATX PLL IP의 총 수가 균등해지도록 할 수 있습니다. 예를 들어 2, 4, 6 또는 8입니다.

이 문제는 인텔 Quartus Prime 소프트웨어 버전 20.3에서 수정되었습니다.