인텔® Stratix® 10 이더넷 100G 설계 사례가 이더넷 스위치와 상호 운용되지 않고 패킷을 스위치로 전송할 수 없는 이유는 무엇입니까?

인텔® Quartus® Prime Pro Edition 소프트웨어 버전 19.1 이상의 문제로 인해 다음 인텔 이더넷 IP 설계 예를 사용할 때 이더넷 스위치가 인텔® Stratix® 10 장치에서 전송된 모든 패킷을 삭제하는 것을 확인할 수 있습니다.

• E-타일 하드 IP 인텔® Stratix® 10가지 설계 사례
• 이더넷 인텔® Stratix® 10 FPGA IP용 H-tile 하드 IP 설계 예
• 저지연 100G 이더넷 인텔® Stratix® 10 FPGA IP 설계 예

이더넷 스위치는 위의 설계 예에서 이더넷 프레임의 지정된 유형/길이 필드를 지원하지 않습니다.

이 문제를 해결하려면 <design_example_dir>/hardware_test_design/common/ 디렉터리의 alt_aeuex_packet_client_tx.v 파일을 수정하여 페이로드 길이를 0x88b5로 변경하고 디자인을 다시 컴파일합니다.

다음 문을 바꿉니다.

dout_next = {DEST_ADDR, SRC_ADDR, {2'b00,payload_length},인덱스, {6{rjunk}}};

와 함께:

dout_next = {DEST_ADDR, SRC_ADDR, {2'b00,payload_length},인덱스, {6{rjunk}}};

dout_next = {DEST_ADDR, SRC_ADDR, {16'H88B5},인덱스, {6{rjunk}}};