설명
이더넷 IP용 E-Tile 하드 IP가 AIB 채널 위상 잠금 루프(PLL) 클럭, 다중 채널, 분할 호스트-에이전트 구성에 있고 초기화 재설정 시퀀스를 따르지 않은 경우 인텔® Stratix® 10 또는 Intel Agilex® 7 장치에서 사용될 때 이더넷 IP용 E-Tile 하드 IP는 전원을 켠 후 때때로 중복되거나 순서가 변경된 단어를 전송할 수 있습니다.
해결 방법
이더넷 IP용 AIB 채널 PLL 클럭, 다중 채널, 분할 마스터-슬레이브 구성 E-Tile 하드 IP를 안정적으로 불러오려면 다음 시퀀스를 구현 해야 합니다 .
1. i_sl_csr_rst_n[3:0] 및 i_reconfig_reset 주장합니다.
2. 채널 AIB PLL aib_pll_lock 신호가 어설션될 때까지 기다립니다.
3. i_sl_csr_rst_n[master_channel] 및 i_reconfig_reset 신호를 해제합니다.
4. 10밀리초 동안 기다립니다 .
5. i_sl_csr_rst_n[slave_channels] 신호를 해제합니다.
호스트-에이전트 채널 i_sl_csr_rst_n[3:0] 신호 의 디어설션을 시퀀싱하기 위한 요구 사항은 이더넷 및 E-Tile CPRI PHY용 E-Tile 하드 IP 인텔® FPGA IP 사용 설명서의 향후 개정판에 추가될 예정입니다.