문서 ID: 000077367 콘텐츠 형태: 문제 해결 마지막 검토일: 2020-01-23

pll_powerdown 입력 신호의 어설션이 인텔® Arria® 10 장치 fPLL을 재설정하지 않는 이유는 무엇입니까?

환경

  • 인텔® Quartus® Prime Pro Edition
  • 인텔® Quartus® Prime Standard Edition
  • fPLL 인텔® Arria® 10 Cyclone® 10 FPGA IP
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    설명

    기본적으로 인텔® Arria® 10fPLL IP 코어의 내부 리셋 신호는 Avalon-MM 레지스터에 의해 제어되지만 pll_powerdown 입력 신호는 제어되지 않습니다. 따라서 pll_powerdown 입력 신호를 어설션해도 인텔® Arria® 10fPLL은 재설정되지 않습니다.

    해결 방법

    다음 QSF 할당을 추가하여 재설정 제어를 Avalon-MM 레지스터에서 pll_powerdown 입력으로 변경합니다.

    set_global_assignment -name VERILOG_MACRO "ALTERA_XCVR_A10_ENABLE_ANALOG_RESETS=1"

    관련 제품

    이 문서는 다음 항목에 적용됩니다. 1 제품

    인텔® Arria® 10 FPGA 및 SoC FPGA

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