문서 ID: 000077372 콘텐츠 형태: 문제 해결 마지막 검토일: 2020-02-17

PCI Express*용 하드 IP의 nPERST 핀이 어설션될 때 트랜시버 교정 시간이 길고 "tx_pma_clkout/tx_clkout" 포트에서 토글이 없는 이유는 무엇입니까?

환경

  • 인텔® Quartus® II 구독 에디션
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    설명

    PCI Express*용 인텔® Arria® 10 및 인텔® Cyclone® 10 GX 또는 인텔® Stratix® 10 하드 IP가 Gen1/2/3 x1 모드로 구성된 경우, 3중 마스터 CGB는 PCIe 채널에 사용되지 않더라도 nPERST 신호의 영향을 받습니다. nPERST가 어설션되면 마스터 CGB를 재설정 상태로 유지한 다음 이 마스터 CGB에 의해 구동되는 다른 비 PCIe 채널이 있는 경우 긴 트랜시버 보정 시간이 표시되고 'tx_pma_clkout' 및 'tx_clkout' 포트에 토글링이 나타나지 않습니다.

    해결 방법

    이 문제를 해결하려면 아래와 같이 Quartus 설정 파일(.qsf)에 문장을 추가하여 활성 PCIe HIP와 동일한 트리플렛에서 마스터 CGB를 사용하여 PCIe가 아닌 다른 채널을 구동하지 않도록 하십시오.

    "set_location_assignment HSSIPMACGBMASTER_1CB -to *|xcvr_fpll_a10_0|twentynm_hssi_pma_cgb_master_inst~O_MSTCGB_CORE0"

    관련 제품

    이 문서는 다음 항목에 적용됩니다. 3 제품

    인텔® Arria® 10 FPGA 및 SoC FPGA
    인텔® Cyclone® 10 GX FPGA
    인텔® Stratix® 10 FPGA 및 SoC FPGA

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