문서 ID: 000077382 콘텐츠 형태: 문제 해결 마지막 검토일: 2019-05-13

노드: <hierarchy>|gen_ct1_hssi_pldadapt_rx.inst_ct1_hssi_pldadapt_rx~aib_rx_internal_div.reg 는 클럭으로 확인되었지만 연결된 클럭 할당 없이 발견되었습니다.</hierarchy>

환경

    인텔® Quartus® Prime Pro Edition
    트랜시버 PHY
BUILT IN - ARTICLE INTRO SECOND COMPONENT
설명

인텔® Quartus® Prime Pro Edition 소프트웨어 버전 17.1 이하의 문제로 인해 설계에서 트랜시버 네이티브 PHY 인텔® Stratix® 10 FPGA IP의 여러 인스턴스를 인스턴스화할 때 타이밍 분석 중에 이 경고가 발생할 수 있습니다.

이 문제는 트랜시버 네이티브 PHY 인텔® Stratix® 10 FPGA IP 인스턴스 이름에 둘 이상의 숫자로 구성된 대괄호가 포함된 경우에만 해당됩니다.

예를 들어:

"my_instance[0].u0"은 잘 작동합니다.

"my_instance[10].u0"으로 인해 오류가 발생합니다.


대괄호가 포함된 인스턴스 이름은 generate 문을 사용하여 동일한 구성 요소의 여러 인스턴스를 인스턴스화한 일반적인 결과입니다.

해결 방법

이 문제를 해결하려면 트랜시버 네이티브 PHY 인텔® Stratix® 10 FPGA IP 인스턴스 이름에 두 자리 이상의 숫자가 포함된 대괄호가 포함되어 있지 않은지 확인합니다.

이 문제는 인텔 Quartus Prime Pro Edition 소프트웨어의 향후 릴리스에서 해결될 예정입니다.

관련 제품

이 문서는 다음 항목에 적용됩니다. 1 제품

인텔® Stratix® 10 FPGA 및 SoC FPGA

1

이 페이지의 콘텐츠는 원본 영어 콘텐츠에 대한 사람 번역 및 컴퓨터 번역의 조합으로 완성되었습니다. 이 콘텐츠는 편의와 일반적인 정보 제공을 위해서만 제공되었으며, 완전하거나 정확한 것으로 간주되어서는 안 됩니다. 이 페이지의 영어 버전과 번역 사이에 모순이 있는 경우 영어 버전이 우선적으로 적용됩니다. 이 페이지의 영어 버전을 확인하십시오.