문서 ID: 000077393 콘텐츠 형태: 문제 해결 마지막 검토일: 2019-03-15

외부 pll 모드에서 Stratix 10 Altera LVDS SERDES IP를 사용하여 다중 뱅크, 와이드 TX 인터페이스를 구현할 때 fclk[1..0] 및 loaden[1..] 신호의 어떤 인덱스를 사용해야 합니까?

환경

  • 인텔® Quartus® Prime Pro Edition
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    설명

    Stratix® 10개 장치 LVDS IP를 사용하는 외부 pll이 있는 멀티 뱅크 와이드 TX 구성의 경우, 외부 pll의 두 번째 클럭 쌍([1]로 인덱싱된 쌍)만 유효합니다

    해결 방법

    이 업데이트는 인텔® Stratix 10 장치의 다음 버전에서 업데이트될 예정입니다. 고속 LVDS I/O 사용자 가이드

    관련 제품

    이 문서는 다음 항목에 적용됩니다. 1 제품

    인텔® Stratix® 10 FPGA 및 SoC FPGA

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    보증 제외

    1

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