문서 ID: 000077396 콘텐츠 형태: 문제 해결 마지막 검토일: 2019-02-13

인텔® Stratix® 10 E-tile 엔지니어링 샘플(ES) 장치를 대상으로 할 때 25Gbps 레인의 Interlaken(2세대) 인텔® Stratix® 10 FPGA IP가 타이밍 클로저에 실패하는 이유는 무엇입니까?

환경

    인텔® Quartus® Prime Pro Edition
    Interlaken (2세대) 인텔® FPGA IP
BUILT IN - ARTICLE INTRO SECOND COMPONENT

중요 문제

설명

25Gbps 레인의 Interlaken(2세대) 인텔® Stratix® 10 FPGA IP의 변형은 엔지니어링 샘플(ES) 장치를 지원하지 않습니다.

해결 방법

타이밍 클로저에 대한 최상의 "결과 품질"을 얻으려면 인텔® Quartus® Prime 소프트웨어에서 Design Space Explorer II를 실행하고 시드 스윕을 수행하십시오.

관련 제품

이 문서는 다음 항목에 적용됩니다. 2 제품

인텔® Stratix® 10 MX FPGA
인텔® Stratix® 10 TX FPGA

1

추가적 도움이 필요하십니까?

지원팀 연락처

보증 제외

1

본 사이트의 모든 게시물 및 콘텐츠 사용은 Intel.com 이용 약관이 적용됩니다.

이 페이지의 콘텐츠는 원본 영어 콘텐츠에 대한 사람 번역 및 컴퓨터 번역의 조합으로 완성되었습니다. 이 콘텐츠는 편의와 일반적인 정보 제공을 위해서만 제공되었으며, 완전하거나 정확한 것으로 간주되어서는 안 됩니다. 이 페이지의 영어 버전과 번역 사이에 모순이 있는 경우 영어 버전이 우선적으로 적용됩니다. 이 페이지의 영어 버전을 확인하십시오.