설명
이는 예상된 동작입니다. 설계에서 인텔® Stratix® 10개의 FPGA E-타일 트랜시버 채널만 인스턴스화하는 경우 "총 PLL" 사용량은 0으로 표시됩니다. 인텔® Stratix® 10 FPGA E-tile 트랜시버 채널 PLL(Phase-Locked Loop)은 총 PLL 요약에 포함되지 않습니다.
예를 들어 인텔® Stratix® 10개 디바이스 1ST280EY2F55를 사용하고 4개의 E-타일 트랜시버 채널을 인스턴스화하는 경우입니다. 컴파일 후에도 컴파일 보고서의 흐름 요약에 "Total PLLs 0/64(0%)"가 표시됩니다.
해결 방법
컴파일 보고서에 표시된 모든 PLL은 인텔® Stratix® 10 IOPLL 및 H-타일 트랜시버 PLL에 의해 제공됩니다. 인텔® Stratix® 10개 장치 1ST280EY2F55의 경우 총 64개의 PLL은 24xIOPLL, 8xfPLL의 H-tile, 8xATX PLL의 H-tile 트랜시버 및 24개의 CDR PLL로 구성됩니다. 인텔® Stratix® 10 FPGA E-tile 트랜시버 채널 PLL은 계산되지 않습니다.