문서 ID: 000077411 콘텐츠 형태: 문제 해결 마지막 검토일: 2019-06-07

인텔® Stratix® 10 E-Tile 네이티브 PHY IP 코어 초기 적응 노력 수준은 무엇입니까?

환경

  • 인텔® Quartus® Prime Pro Edition
  • Stratix® 10 E-Tile 트랜시버 네이티브 PHY
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    설명

    인텔® Stratix® 10 E-Tile 네이티브 PHY IP 코어에는 두 가지 주요 수신기 적응 모드가 있습니다. 초기 적응은 PMA를 알려진 양호한 설정으로 보정하는 데 사용됩니다. 사용 모델에 대한 자세한 내용은 E-Tile 트랜시버 PHY 사용 설명서를 참조하십시오.

    해결 방법

    초기 적응은 완료하는 데 필요한 시간에 영향을 주는 세 가지 작업 수준으로 실행할 수 있습니다.

    • 00_effort(Low Effort) – NRZ 이더넷 AN/LT 및 CPRI 프로토콜에만 사용되며 가장 빠르게 완료할 수 있습니다.
    • 05_effort(Medium Effort) – 3초의 IEEE 링크 가동 시간을 충족하기 위해 PAM4 이더넷 AN/LT에만 사용됩니다.
    • Full Effort(10_effort) – 최고의 성능과 안정성을 제공하고 완료하는 데 가장 많은 시간이 소요되는 일반 사용(NRZ 및 PAM4) – 가장 권장되는 보정 모드.

    레지스터 0x200, 비트 [1:0]을 설정하여 작업 수준을 선택할 수 있습니다.

    [1:0] = 0 – 00_effort

    [1:0] = 1 – 05_effort

    [1:0] = 2 – 10_effort

    다음은 초기 적응, 내부 또는 직렬 루프백, PRBS31을 사용하고 전체 노력 초기 적응을 실행하기 위한 레지스터 쓰기 예제입니다.

    0x200[7:0]: 8'hD2

    0x201[7:0]: 8'h02

    0x202[7:0]: 8'h01

    0x203[7:0]: 8'h96

    위의 굵게 표시된 "2"는 1(중간 노력의 경우) 또는 0(낮은 노력의 경우) 초기 적응으로 변경할 수 있습니다.

    관련 제품

    이 문서는 다음 항목에 적용됩니다. 3 제품

    인텔® Stratix® 10 MX FPGA
    인텔® Stratix® 10 TX FPGA
    인텔® Stratix® 10 FPGA 및 SoC FPGA

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