25G 이더넷 인텔 FPGA IP의 자동 적응 모듈 FSM(Finite State Machine)으로 인해 IP 생성 중에 RX PMA CTLE/DFE 모드에 대한 자동 적응 트리거 활성화 옵션을 켜면 FSM이 H-타일 프로덕션 장치에서 백그라운드 보정을 켜고 끌 때 트랜시버 툴킷 작업이 중단됩니다. 따라서 트랜시버 툴킷에 채널이 나타나지 않습니다. L-tile 프로덕션 기기와 같이 백그라운드 보정이 없는 기기의 경우 자동 적응 모듈 FSM에는 백그라운드 보정을 켜고 끄는 상태가 포함되어 있지 않습니다. 이 문제의 영향을 받지 않습니다.
첫 번째 해결 방법: 이 문제를 해결하려면 RX PMA CTLE/DFE 모드에 대한 자동 적응 트리거 활성화 옵션을 해제합니다.
두 번째 해결 방법: RX PMA CTLE/DFE 모드에 대해 자동 적응 트리거 활성화를 활성화한 경우 트랜시버 채널이 트랜시버 툴킷에 나타나도록 트랜시버 툴킷을 시작하기 전에 레지스터0x343의 1'b1을 비트[0]에 기록하여 자동 적응 모듈 FSM을 유휴 상태로 유지합니다. 시스템 콘솔이 중단되지 않도록 자동 적응 모듈 FSM을 다시 시작하기 위해 레지스터의 비트[0]에 1'b0 0x343 쓰기 전에 트랜시버 툴킷을 닫습니다.
다음은 인텔 Stratix10 25G 이더넷 인텔 FPGA IP 설계 예제를 사용하고 인텔® Stratix10® H-타일 프로덕션 장치를 대상으로 하고 "RX PMA CTLE/DFE 모드에 대한 자동 적응 트리거 활성화" 옵션이 켜져 있는 경우 따라야 하는 단계입니다.®
- 시스템 콘솔에서 cd hwtest 를 입력하여 TCL 스크립트 폴더로 이동합니다.
- source main.tcl을 입력하여 main.tcl 파일을 로드합니다.
- 단일 채널 설계 예제의 경우 reg_write 0x343 0x1 입력하여 자동 적응 모듈 FSM을 유휴 상태로 유지합니다.
- 다중 채널 설계 예의 경우,
- 채널 0의 유형 reg_write 0x343 0x1
- 채널 1의 유형 reg_write 0x10343 0x1
- 채널 2의 유형 reg_write 0x20343 0x1
- 채널 3의 유형 reg_write 0x30343 0x1
- 트랜시버 툴킷을 실행하면 25Gbps 트랜시버 채널이 표시됩니다.
트랜시버 툴킷을 사용한 후 다음 단계를 따르십시오.
- 트랜시버 툴킷을 닫습니다.
- 단일 채널 설계 예시의 경우 reg_write 0x343 0x0 입력하여 자동 적응 모듈 FSM을 다시 시작합니다.
- 다중 채널 설계 예의 경우,
- 채널 0의 유형 reg_write 0x343 0x0
- 채널 1의 유형 reg_write 0x10343 0x0
- 채널 2의 유형 reg_write 0x20343 0x0
- 채널 3의 유형 reg_write 0x30343 0x0
25G 이더넷 인텔® Stratix® 10 FPGA IP 사용 설명서 UG-20109 및 25G 이더넷 인텔® Stratix® 10 FPGA IP 디자인 예제 사용 설명서 UG-20110은 인텔® Quartus® Prime Pro Edition 소프트웨어 버전 20.1에서 RX PMA CTLE/DFE 모드에 대한 자동 적응 트리거 활성화 옵션이 켜져 있을 때 H-Tile 프로덕션 장치에서 트랜시버 툴킷을 사용하기 위한 이러한 추가 단계를 포함하도록 업데이트되었습니다.