설명
인텔® Quartus® Prime 소프트웨어 버전 19.1 이하의 버그로 인해 인텔® Stratix® 10 및 Intel Agilex® 7 FPGAs 트랜시버 E-Tile 장치에서 이더넷 인텔 FPGA IP용 인텔 E-Tile 하드 IP 사본 2개를 인스턴스화하는 경우 다음과 같은 인텔® Quartus® Prime Fitter가 나타날 수 있습니다.
오류(15653): Fitter가 다음 원자에 대한 올바른 구성을 찾을 수 없습니다. 오래된 트랜시버 PHY IP 코어를 업데이트하고 불법 핀 할당을 수정한 다음 설계를 다시 컴파일합니다.
오류(15744): 원자 <경로>|alt_ehipc3_0|alt_ehipc3_hard_inst|EHIP_CORE.c3_ehip_core_inst'
오류(15744): 설정이 다음 조건 중 하나 이상과 일치해야 합니다.
오류(15744): ( 토폴로지 != EHIP_4CH_PTP_FEC )
이더넷용 인텔 E-Tile 하드 IP 2개가 PTP 및 RSFEC가 활성화된 25GbE용으로 구성되고 인접한 PTP 블록으로 제한되는 경우 이 오류가 발생할 수 있습니다.
예를 들어:
- PTP 및 RSFEC가 활성화된 25GbE용으로 구성된 이더넷용 인텔 E-Tile 하드 IP 2개, EHIP 위치 EHIP_CORE_0 사용하도록 제한EHIP_CORE_1 적합하지 않을 수 있습니다.
- PTP 및 RSFEC가 활성화된 25GbE용으로 구성된 이더넷용 인텔 E-Tile 하드 IP 2개, EHIP 위치 EHIP_CORE_2 사용하도록 제한EHIP_CORE_3 적합하지 않을 수 있습니다.
- PTP 및 RSFEC가 활성화된 25GbE용으로 구성된 이더넷용 인텔 E-Tile 하드 IP 2개, EHIP_CORE_0 및 EHIP_CORE_2 적합할 수 있는 EHIP 위치를 사용하도록 제한됨.
- PTP 및 RSFEC가 활성화된 25GbE용으로 구성된 이더넷용 인텔 E-Tile 하드 IP 2개, EHIP 위치 EHIP_CORE_1 사용하도록 제한EHIP_CORE_3 적합할 수 있습니다.
해결 방법
이 문제는 인텔® Quartus® Prime 소프트웨어 버전 19.2 이상에서 해결되었습니다.