문서 ID: 000077440 콘텐츠 형태: 문제 해결 마지막 검토일: 2017-07-19

HDMI RX 코어 IP의 ls_clk[0] 클럭 도메인에서 타이밍 위반

환경

  • 인텔® Quartus® Prime Pro Edition
  • HDMI*
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    중요 문제

    설명

    HDMI RX 코어 IP는 ls_clk[2:0]이 단일 클럭 소스가 아닌 3개의 개별 클럭 소스에서 클럭되는 경우 타이밍 위반이 발생할 수 있습니다. 이는 HDMI RX 코어 IP의 ls_clk[0] 클럭 도메인으로 개별 TMDS 데이터 경로의 클럭 도메인 교차를 부적절하게 처리하기 때문입니다.

    해결 방법

    HDMI RX 코어 IP에 연결하기 전에 동일한 클럭 소스에서 3 ls_clk[2:0]을 모두 구동하고 해당 단일 클럭 소스에 데이터 동기화를 수행합니다.

    사용자는 연결 데모를 위해 Arria® 10 HDMI 디자인 예제 mr_hdmi_rx_core_top.v 디자인 파일을 참조할 수도 있습니다. 예제 디자인은 HDMI 코어 IP에서 생성할 수 있습니다.

    이 문제는 Quartus® Prime 버전 17.0 업데이트 1에서 해결되었습니다.

    관련 제품

    이 문서는 다음 항목에 적용됩니다. 3 제품

    Cyclone® V FPGA 및 SoC FPGA
    인텔® Arria® 10 FPGA 및 SoC FPGA
    Arria® V FPGA 및 SoC FPGA

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