설명
인텔® Quartus® Prime Pro Edition 소프트웨어 버전 18.1의 문제로 인해 아래 배치 규칙을 따랐더라도 동일한 VCO 주파수(100MHz 이내)에서 작동하는 두 개의 ATX PLL을 포함하여 설계를 컴파일할 때 잘못된 위험 경고가 발생할 수 있습니다(글머리 기호 목록 다음에 아래 중요 경고).
- 7.2GHz에서 11.4GHz 사이의 ATX PLL VCO 주파수의 경우 두 ATX PLL이 동일한 VCO 주파수(100MHz 이내)에서 작동할 때 7ATX PLL 간격으로 배치해야 합니다(건너뛰기 6).
- 11.4GHz에서 14.4GHz 사이의 ATX PLL VCO 주파수의 경우, 두 개의 ATX PLL이 동일한 VCO 주파수(100MHz 이내)에서 작동하고 GX 채널을 구동할 때 4개의 ATX PLL 간격으로 배치해야 합니다(건너뛰기 3).
- 11.4GHz에서 14.4GHz 사이의 ATX PLL VCO 주파수의 경우, 두 개의 ATX PLL이 동일한 VCO 주파수(100MHz 이내)에서 작동하고 GT 채널을 구동할 때 3개의 ATX PLL 간격을 두고 배치해야 합니다(건너뛰기 2).
- PCIe*/PIPE Gen3용 시리얼 클럭을 제공하는 2개의 ATX PLL의 경우, 4ATX PLL 간격으로 배치해야 합니다(스킵 3).
위험 경고(18234): ATX PLL :xcvr_atx_pll_a10_0|a10_xcvr_atx_pll_inst|twentynm_atx_pll_inst 및 :xcvr_atx_pll_a10_0|a10_xcvr_atx_pll_inst|twentynm_atx_pll_inst는 ATX PLL과 별개입니다. 11.4GHz에서 14.4GHz 사이의 ATX PLL VCO 주파수의 경우, 두 ATX PLL이 동일한 VCO 주파수(100MHz 이내)에서 작동할 때 5개의 ATX PLL을 별도로 배치해야 합니다.
해결 방법
이 문제는 인텔® Quartus® Prime Pro Edition 소프트웨어 19.1 버전에서 수정되었습니다.