이 문제는 Arria® V GZ 또는 Stratix® V 장치 제품군에서 ATX PLL을 사용하여 Gen 1 또는 Gen 2 PCIe® IP 코어를 구현할 때 발생합니다. ES 장치의 경우 보고된 코어 출력은 올바른 주파수의 1/4입니다. 프로덕션 장치의 경우 보고된 코어 출력은 올바른 주파수의 1/2입니다.
이것은 보고서 시계를 사용하여 TimeQuest에서 볼 수 있습니다. coreclkout 및 observablecoreclkdiv 모두 위에서 설명한 것과 동일하게 잘못 보고된 빈도를 갖습니다.
이 문제를 해결하려면 다음과 같이 하십시오.
1. 설계를 컴파일하여 TimeQuest가 보고하는 주파수를 확인합니다.
2. 다음 SDC를 추가하여 \'coreclkout\'을 제한합니다.
create_clock -period<TimeQuest 보고 기간의 절반> [get_pins -compatibility_mode {*|altpcie_hip_256_pipen1b|stratixv_hssi_gen3_pcie_hip|observablecoreclkdiv}]
예를 들어 TimeQuest가 프로덕션 디바이스에 대해 16ns 클럭 주기를 보고하는 경우 SDC는 다음과 같습니다.
create_clock -period 8.000 [get_pins -compatibility_mode {*|altpcie_hip_256_pipen1b|stratixv_hssi_gen3_pcie_hip|observablecoreclkdiv}]
"-compatibility_mode" 옵션을 사용하여 SDC 내에서 와일드카드를 사용하는 것이 중요합니다get_pins.