문서 ID: 000077727 콘텐츠 형태: 문제 해결 마지막 검토일: 2021-08-17

FPGA 패브릭 설계에 Intel Agilex® 7 FPGA I-시리즈, R-Tile I_PIN_PERST_N 및 REFCLK_GXR 전용 하드 IP 핀을 사용할 수 있습니까?

환경

  • 인텔® Quartus® Prime Pro Edition
  • PCI Express*
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    설명

    아니요, Intel Agilex® 7 FPGA I-시리즈, R-Tile I_PIN_PERST_NREFCLK_GXR 전용 하드 IP 핀을 FPGA 패브릭 설계에 사용할 수 없습니다.

    I_PIN_PERST_N_GXR 및 REFCLK_GXR[R,L][14A,14C,15A,15C]_CH[0,1]P/N 전용 핀은 R-Tile 하드 IP 실리콘에만 연결됩니다. FPGA 패브릭에 연결되지 않습니다. 인텔® Quartus® Prime Pro Edition 소프트웨어 버전 21.2 이하를 사용하여 FPGA 패브릭 디자인에서 R-타일 전용 하드 IP 핀을 사용하려고 하면 다음과 같은 내부 오류가 표시될 수 있습니다.

    내부 오류: 하위 시스템: PTI, 파일: /quartus/tsm/pti/pti_tdb_builder.cpp, 줄: 1357

    src 원자 FALCONMESA_IO_IBUF:OUT(Id: 2282, 관련 RE_GID: 없음)에서 dst 원자 FALCONMESA_FF:ACLR(Id: 610, 관련 RE_GID: 4294967295)까지의 IC 에지가 예상되지 않고 라우팅되지 않을 때 지연이 없습니다(src 22292 <signal_name>에서 dst 14055 <user_signal_name>로 에지).

    내부 오류: 하위 시스템: PTI, 파일: /quartus/tsm/pti/pti_tdb_builder.cpp, 줄: 1357

    src 원자 FALCONMESA_IO_IBUF:OUT(Id: 2268, 관련 RE_GID: 없음)에서 dst 원자 NADDER_LCELL_COMB:DATAF(Id: 2342, 관련 RE_GID: 4294967295)로의 IC 에지가 예상되지 않을 때 지연이 0이고 라우팅되지 않습니다(src 22145 <user_signal_name>에서 dst 22200 <user_signal_name>로 에지).

    해결 방법

    이 문제를 해결하려면 I_PIN_PERST_N_GXR REFCLK_GXR[R,L][14A,14C,15A,15C]_CH[0,1]P/N 핀에서 FPGA 패브릭 디자인을 분리하십시오.

    관련 제품

    이 문서는 다음 항목에 적용됩니다. 1 제품

    인텔® Agilex™ I-시리즈 FPGAs 및 SoC FPGAs

    이 페이지의 콘텐츠는 원본 영어 콘텐츠에 대한 사람 번역 및 컴퓨터 번역의 조합으로 완성되었습니다. 이 콘텐츠는 편의와 일반적인 정보 제공을 위해서만 제공되었으며, 완전하거나 정확한 것으로 간주되어선 안 됩니다. 이 페이지의 영어 버전과 번역 간 모순이 있는 경우, 영어 버전이 우선적으로 적용됩니다. 이 페이지의 영어 버전을 확인하십시오.